麒麟9050「逻辑折叠」是什么：华为用时间缩微压缩信号时延

10月13日，华为在上海练秋湖研发中心沟通会上，首次系统披露麒麟9050系列背后的「逻辑折叠」技术。华为半导体业务、无线终端芯片产品管理部部长徐松余介绍，该技术在9050系列上首次量产落地：晶体管密度提升53.5%，混合键合数量超过5000万，有效信号互连超过500万。[1]

背景是工艺逼近物理极限后，传统「几何缩微」收益变小。华为提出以「时间缩微」（韬定律，τ scaling）替代单一依赖几何缩微，核心是压缩信号传播时延——「让数据少绕路，让计算不用等」。逻辑折叠不是简单把多颗芯片叠在一起，而是在设计之初以三维视角做系统协同，把多颗 DIE 当作一颗完整芯片来排布逻辑，从而缩短走线、提高密度。[1]

量产指标方面（官方公布）：麒麟9050 Pro 的 CPU 多核性能提升23%、大核能效提升41%；新一代达芬奇架构 NPU 性能提升140%、功耗降低66%；系列芯片可在新增占用约2.5GB内存情况下流畅运行30B MoE 端侧大模型，加载性能提升25%，较上一代节省约75%内存占用。高速互联通道超过5000万，混合键合间距1.5微米，计划2027年缩小至1微米。[1]

徐松余称该路线探索约四年，初期「工具、流程、方法都没有」。被问及能否弥补先进制程差距时，他表示时间缩微收益包括密度、性能与能效，不同企业会选不同路径，未来或「殊途同归」；逻辑折叠并非某一代先进制程的替代品，与几何缩微并不互斥。他还透露2027年麒麟芯片「已经在我们手上，测试符合预期」。测试机型为 Mate 90 Pro Max，对比机型为 Mate 80 Pro Max。[1]

说明：性能与能效数字均为华为沟通会披露的官方口径；具体制程节点与供应链细节未在公开材料中展开。

来源

[1] 华为首次详解麒麟9050“逻辑折叠”技术，界面新闻，2026年10月13日。查询日期：2026-10-27。

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